輸入信號(hào)為例來(lái)介紹如何確定延時(shí)時(shí)間T。由于扭子開關(guān)的機(jī)械觸點(diǎn)存在彈性作用，當(dāng)撥動(dòng)開關(guān)時(shí)，都不可避免地要在觸點(diǎn)閉合及斷開的瞬間產(chǎn)生一連串的抖動(dòng)。為了能夠更準(zhǔn)確地估測(cè)撥動(dòng)開關(guān)時(shí)產(chǎn)生的干擾脈沖寬度T‘，可以用示波器對(duì)開關(guān)信號(hào)進(jìn)行多次測(cè)量，經(jīng)測(cè)量發(fā)現(xiàn)這種扭子開關(guān)信號(hào)的抖動(dòng)時(shí)間不會(huì)超過1． 5ms。圖1 為沒有經(jīng)過濾波處理的開關(guān)信號(hào)波形。
圖1 中，橫坐標(biāo)表示時(shí)間，每格代表50 μs，縱坐標(biāo)表示電壓，每格表示1 V。從圖中可以明顯看出，在開關(guān)信號(hào)達(dá)到穩(wěn)定狀態(tài)之前，有一連串的抖動(dòng)，抖動(dòng)時(shí)間不到1. 5 ms。這里根據(jù)實(shí)際情況，確定延時(shí)時(shí)間T = 2 ms。
1. 2 延時(shí)濾波程序設(shè)計(jì)
延時(shí)濾波程序采用一個(gè)計(jì)數(shù)器來(lái)實(shí)現(xiàn)，計(jì)數(shù)器的模值N 取決于延時(shí)時(shí)間T 和采樣時(shí)鐘CLK 的周期TCLK。若計(jì)數(shù)器的初始值為0 時(shí)，則N = T /TCLK －1。圖2 為編寫延時(shí)濾波程序的流程圖。
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圖1 未經(jīng)過濾波處理的開關(guān)信號(hào)
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圖2 延遲濾波程序流程圖
當(dāng)檢測(cè)到開關(guān)信號(hào)的狀態(tài)發(fā)生變化時(shí)（ 這里以由‘0’變到‘1’為例） ，計(jì)數(shù)器開始計(jì)時(shí)，當(dāng)計(jì)數(shù)器的計(jì)數(shù)值計(jì)到N 時(shí)，如果開關(guān)信號(hào)仍保持為變化之后的狀態(tài)‘1’，則輸出‘1’，否則，認(rèn)為這是一個(gè)干擾脈沖，將其濾除。
當(dāng)采樣時(shí)鐘的頻率為5 kHz 時(shí)，TCLK = 0. 2 ms，要實(shí)現(xiàn)2 ms 的延時(shí)時(shí)間，若計(jì)數(shù)器初始值為0，那么計(jì)數(shù)器模值N = 9。具體的VHDL 語(yǔ)言程序進(jìn)程如下：
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1. 3 延時(shí)濾波程序仿真
分別將開關(guān)信號(hào)din 設(shè)置成理想信號(hào)和抖動(dòng)信號(hào)，利用QuartusⅡ8. 0 軟件進(jìn)行仿真，圖3 和圖4 分別為理想信號(hào)和抖動(dòng)信號(hào)的延時(shí)濾波仿真波形圖。
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圖3 理想開關(guān)信號(hào)延時(shí)濾波仿真波形
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圖4 抖動(dòng)開關(guān)信號(hào)延時(shí)濾波仿真波形
圖中clk 為采樣時(shí)鐘，glrn 為復(fù)位信號(hào)，din 為開關(guān)輸入信號(hào)，dout 為延時(shí)濾波輸出信號(hào)。從圖3可以看出，從開關(guān)信號(hào)發(fā)生變化到輸出發(fā)生變化的時(shí)間延時(shí)為2 ms，從圖4 中可以看出，此延時(shí)濾波程序有效消除了扭子開關(guān)的抖動(dòng)干擾，驗(yàn)證了其理論可行性。
1. 4 延時(shí)濾波程序?qū)嶋H驗(yàn)證
為了驗(yàn)證此延時(shí)濾波程序的實(shí)際濾波效果，將其下載到Xilinx 公司的Spartan3 系列FPGA 芯片XC3S400 中，用示波器多次測(cè)量經(jīng)過濾波后的開關(guān)信號(hào)，得到圖5 所示的輸出信號(hào)波形。圖5 中，橫坐標(biāo)表示時(shí)間，每格代表10 μs，縱坐標(biāo)表示電壓，每格表示1 V。從圖5 可以看出，經(jīng)過濾波后的開關(guān)信號(hào)不再有抖動(dòng)現(xiàn)象，此延時(shí)濾波程序的實(shí)際可靠性得到驗(yàn)證。
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圖5 延時(shí)濾波后的輸出信號(hào)波形
1. 5 延時(shí)濾波程序資源占用率
在電子電路的設(shè)計(jì)中，F(xiàn)PGA 的資源占用率是我們應(yīng)該考慮的一個(gè)重要問題。如果FPGA 的資源占用率太大，會(huì)加重FPGA 的負(fù)擔(dān)，影響整個(gè)電路的運(yùn)行速度。表1 為延時(shí)濾波程序在XC3S400 芯片中的資源占用情況。
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表1 延時(shí)濾波程序的資源占用情況
1. 6 延時(shí)濾波的特點(diǎn)
延時(shí)濾波比較適合對(duì)脈沖寬度已知的干擾信號(hào)進(jìn)行濾波，這樣可以更準(zhǔn)確地確定延時(shí)時(shí)間，既不會(huì)因?yàn)檠訒r(shí)時(shí)間太短而導(dǎo)致濾波不理想，又不會(huì)因?yàn)檠訒r(shí)時(shí)間過長(zhǎng)而導(dǎo)致資源浪費(fèi)。而且，延時(shí)程序不僅可以有效地消除開關(guān)類信號(hào)的抖動(dòng)，還可以濾去干擾、噪音等其他尖峰波，抗干擾強(qiáng)，可靠性高。
如果電路中存在多路輸入信號(hào)時(shí)，當(dāng)檢測(cè)到任意一路輸入信號(hào)狀態(tài)發(fā)生變化時(shí)即執(zhí)行延時(shí)程序，在執(zhí)行延時(shí)程序的過程中將檢測(cè)不到其他輸入狀態(tài)的變化，所以能夠識(shí)別的動(dòng)作間隔不可能小于延時(shí)時(shí)間T，特別是當(dāng)多路輸入信號(hào)的狀態(tài)集中在短時(shí)間內(nèi)變化時(shí)，電路的性能會(huì)嚴(yán)重下降。并且，由于頻繁執(zhí)行延時(shí)程序，會(huì)影響系統(tǒng)的效率和實(shí)時(shí)性。
