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臺聯電(UMC)與益華計算機(Cadence)日前共同宣布,針對以微米及以下工藝所設計的系統級芯片(SoC),合作推出數字設計參考流程。

此設計參考流程所采用的IP鏈接庫與內存,系來自于提供硅驗證IP與ASIC設計服務智原科技(Faraday Technology)。此RTL-to-GDSII設計參考流程運用臺聯電的尖端技術,將高速晶體管與低漏電晶體管整合在同一個芯片上,并適用于有線及無線應用產品。

以益華計算機Encounter數字IC設計平臺為基礎,這項設計參考流程已經通過臺聯電微米高速工藝的驗證。隨著微米及以工藝在設計與生產間的相互依賴性日益提高,此一整合性設計參考流程在保有硅晶圓品質之下,借著降低在設計階段的重復動作以及光罩重制,為客戶提供了從RTL到實際生產上可行的設計流程。這在設計數百萬閘極系統單芯片與加速產品的上市時程來說,是十分關鍵的因素。

“臺聯電持續強化我們的系統單芯片晶圓專工解決方案組合,以幫助設計復雜系統級芯片的設計公司更快更成功推出其產品,”臺聯電設計支持部部長劉康懋表示；“透過與益華計算機的緊密合作,我們可以確保其數字IC解決方案可與我們制程充分配合。” 這項設計參考流程結合了益華計算機的尖端科技,包括Encounter RTL Complier、First Encounter GPS(Global Physical Synthesis)、NanoRoute,Fire & Ice QX、CeltIC-NDC,VoltageStorm電流分析和Assura物理驗證。并使用了“以拉線為首要考量”(wires first)方法以因應進行納米設計時的關鍵難題,如時序收斂、信號完整性與電源整合性。