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直到最近,芯片設(shè)計(jì)人員仍主要專(zhuān)注于優(yōu)化硅片內(nèi)設(shè)計(jì)。但隨著時(shí)鐘頻率向千兆赫茲發(fā)展,設(shè)計(jì)人員發(fā)現(xiàn)IC封裝成為限制IC性能的重要因素之一。這種情況已成為賽靈思公司在設(shè)計(jì)下一代多處理器FPGA平臺(tái)系列及產(chǎn)品時(shí)要重點(diǎn)考慮的問(wèn)題。

在設(shè)計(jì)小組開(kāi)始為新的產(chǎn)品平臺(tái)FPGA項(xiàng)目作規(guī)劃時(shí),就必須考慮到日益突出的時(shí)鐘頻率設(shè)計(jì)問(wèn)題。晶體管尺寸不斷縮小也使互連挑戰(zhàn)從硅片轉(zhuǎn)移到了封裝。今天,在我們構(gòu)想一種IC之前,就要確定將要采用的封裝形式。

對(duì)于含有多達(dá)4個(gè)微處理器模塊和24個(gè)收發(fā)器的新產(chǎn)品來(lái)說(shuō),靠重新設(shè)計(jì)去解決無(wú)法預(yù)料的性能問(wèn)題,其代價(jià)是非常高昂的。我們需要知道出帶時(shí)而非出廠(chǎng)時(shí)產(chǎn)品的性能狀況。要達(dá)到這個(gè)目標(biāo),需要對(duì)IC和封裝進(jìn)行優(yōu)化,以滿(mǎn)足成本、性能和面市時(shí)間的要求。

為新產(chǎn)品設(shè)計(jì)多達(dá)1200個(gè)引腳的倒裝芯片封裝要負(fù)擔(dān)多種約束條件。因此,我們采用可靠的基于軟件的建模技術(shù)開(kāi)發(fā)出了“以特性為主導(dǎo)的設(shè)計(jì)流程”。關(guān)鍵是要求我們能利用可提供軟件模型相關(guān)性的測(cè)量數(shù)據(jù)來(lái)支持設(shè)計(jì)。

眼圖的張開(kāi)

接收器上電壓與時(shí)序的余量最終決定芯片在實(shí)際系統(tǒng)中的工作性能情況。同時(shí)調(diào)整電路和封裝能使接收器電路獲得最大張開(kāi)程度的眼圖。在某些設(shè)計(jì)中,靠近裸片的高阻抗邦定線(xiàn)或封裝跡線(xiàn)能夠抵消ESD結(jié)構(gòu)和接收器的輸入電容,從而有助于眼圖的張開(kāi)。

我們發(fā)現(xiàn)了幾個(gè)顯著特點(diǎn):封裝引腳的眼圖清楚并不意味著接收器電路的眼圖也清楚。而且驅(qū)動(dòng)電路也需作調(diào)整,以使封裝引腳(而不是硅片焊盤(pán))的輸出波形具有正確的電壓擺幅、上升/下降時(shí)間以及占空比。我們發(fā)現(xiàn),良好的封裝模型是至關(guān)重要的,而專(zhuān)用封裝仿真軟件(例如Optimal公司的PakSi-E)已成為最重要的工具之一。利用專(zhuān)用仿真軟件,我們甚至可以為柔性電路板環(huán)境中的折疊基底建立精確的三維模型。

我們選用多層倒裝芯片封裝來(lái)支持設(shè)計(jì)中的多吉比特收發(fā)器,為最初的樣品設(shè)計(jì)原型。還利用PakSi-E和Sidea創(chuàng)建了電氣模型。從這些模型可以看出,即使封裝能夠提供所需的性能,我們?nèi)阅軐?duì)設(shè)計(jì)作一些改進(jìn)。最終我們實(shí)現(xiàn)了新的設(shè)計(jì),并且利用PakSi-E仿真和測(cè)量再次確認(rèn)了性能。

顯然,130納米及以下的設(shè)計(jì)需要新的設(shè)計(jì)理念和方法。針對(duì)今后所有的高端設(shè)計(jì),賽靈思公司的設(shè)計(jì)人員將在以后所有的項(xiàng)目中都實(shí)行硅片和封裝的協(xié)同設(shè)計(jì)和優(yōu)化。在封裝建模和仿真工具的幫助下,封裝設(shè)計(jì)能成為全芯片設(shè)計(jì)中一個(gè)完整的部分。

Paul Y.F. Wu是賽靈思公司封裝設(shè)計(jì)經(jīng)理,Soon Chee則是賽靈思公司的高級(jí)封裝開(kāi)發(fā)部經(jīng)理。合著者Ching-Chao Huang是Optimal公司首席技術(shù)官。

作者:Paul Y.F. Wu

封裝設(shè)計(jì)經(jīng)理

Soon Chee高級(jí)封裝開(kāi)發(fā)部經(jīng)理

賽靈思公司

Ching-Chao Huang

首席技術(shù)官

Optimal公司