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IC芯核隨工藝尺寸的不斷縮小正迅速縮減,唯一的例外就是芯片的I/O, CMOS工藝技術(shù)以后I/O尺寸基本上維持不變。當(dāng)前新的緊密型靜電釋放(ESD)設(shè)計(jì)技術(shù)能縮減I/O尺寸,進(jìn)一步減小IC芯核的大小。
在半導(dǎo)體的生產(chǎn)中,主要的成本來自于晶圓面積的占用。如果能在一個(gè)晶圓上實(shí)現(xiàn)更多的器件將顯著降低成本,這也是促進(jìn)IC芯片特征尺寸不斷縮小的主要?jiǎng)恿Α＿^去的十年時(shí)間里,IC芯核尺寸很大程度上得到了減小,在更小的硅片面積上可以實(shí)現(xiàn)更多的功能。但是,在IC設(shè)計(jì)中I/O面積并沒有顯著的變化。
由于輸入-輸出晶體管實(shí)現(xiàn)IC芯核內(nèi)部的小信號(hào)(微安級(jí))與周圍電路子系統(tǒng)(信號(hào)大小為毫安級(jí))之間的通訊,通常這些晶體管的尺寸都非常大,同芯核中1微米大小的晶體管相比較,這些I/O晶體管尺寸可能大到幾百微米,因此為了減小芯核面積,設(shè)計(jì)工程師必須解決I/O晶體管的尺寸問題。
另外,靜電放電電流通常達(dá)到幾安培,為了保證IC的性能,在芯片設(shè)計(jì)中必須引入強(qiáng)制性ESD保護(hù)措施,這在一定程度上加大了I/O的設(shè)計(jì)尺寸。
為大電流靜電放電提供合適的鎮(zhèn)流(ballast)通路才能實(shí)現(xiàn)ESD的設(shè)計(jì)保護(hù)。傳統(tǒng)的做法是用敏感器件(絕大多數(shù)情況下是NMOS晶體管)里的活性硅間隔來實(shí)現(xiàn)鎮(zhèn)流電阻,這種解決方法增加了很高的成本:鎮(zhèn)流電阻占用較大的硅片面積,而硅片面積的增加增大了IC設(shè)計(jì)的成本。
當(dāng)前,新的ESD設(shè)計(jì)技術(shù)解決了這個(gè)問題:鎮(zhèn)流電阻可以通過高效的面積使用方法來實(shí)現(xiàn)。新的設(shè)計(jì)方法能確保實(shí)現(xiàn)較小的I/O,更小的IC芯片尺寸,因而每一個(gè)晶圓上可以有更多的IC,從而降低產(chǎn)品的生產(chǎn)成本。
新的設(shè)計(jì)方法采用分割器件設(shè)計(jì)的后端鎮(zhèn)流(BEB)、整合的鎮(zhèn)流電路(MBC)版圖設(shè)計(jì)以及多觸點(diǎn)電路設(shè)計(jì)(MFT)組成。與傳統(tǒng)的工藝技術(shù)相比較,典型的微米工藝技術(shù)中BEB、MBC以及MFT的結(jié)合可以實(shí)現(xiàn)以下的效果:ESD性能提升超過60%；電壓箝位效率提升超過30%；接通電阻改善50%；面積使用效率改善2到3倍。
這種硅片設(shè)計(jì)解決方案可以實(shí)現(xiàn)100%的CMOS兼容,而工藝不需任何改變,也不需要制作任何特殊或者額外的掩模。事實(shí)上,改變?nèi)齻€(gè)20年來傳統(tǒng)的思維模式可以很容易理解這種設(shè)計(jì)解決方案。
第一,實(shí)現(xiàn)片上ESD魯棒性并不需要活性區(qū)域鎮(zhèn)流(active area ballast)或者硅化物模塊。
為增強(qiáng)ESD魯棒性的鎮(zhèn)流并不需要較大的硅化物模塊或者活性區(qū)域來實(shí)現(xiàn)。可以使用工藝技術(shù)中后端的要素,比如與硅片之間的觸點(diǎn),與多晶硅之間的觸點(diǎn),以及硅化的多晶硅來形成鎮(zhèn)流網(wǎng)絡(luò)。這種實(shí)現(xiàn)方法的關(guān)鍵是引入了鎮(zhèn)流電阻的“分割”:使用多個(gè)并行的大電阻來形成一個(gè)全局的具有低串聯(lián)阻抗的ESD魯棒性器件,如圖1和圖2所示。
這種技術(shù)不僅提供很高的ESD性能,而且也不需要硅化物模塊。
模擬電路設(shè)計(jì)工程師經(jīng)常使用硅化物模塊來實(shí)現(xiàn)精密電阻。這樣的好處在于極大地降低了漏區(qū)到阱區(qū)之間的寄生電容:比較一個(gè)最小尺寸的漏區(qū)擴(kuò)散和一個(gè)3微米到4微米有源鎮(zhèn)流的漏區(qū)擴(kuò)散,這種方式可以工作于任何寬度尺寸的I/O晶體管。
第二,鎮(zhèn)流區(qū)域可以共享,較大的驅(qū)動(dòng)器可以用相對(duì)較小的硅面積來實(shí)現(xiàn)。
當(dāng)不用活性區(qū)鎮(zhèn)流就會(huì)存在介質(zhì)隔離電阻。硅片實(shí)現(xiàn)已經(jīng)證明并不一定需要某一個(gè)最小尺寸空間電阻來提供必需的ESD性能。將這一最小尺寸增加一倍,就可以將相鄰晶體管觸點(diǎn)的鎮(zhèn)流區(qū)域融合,確保驅(qū)動(dòng)器以及ESD晶體管綜合的版圖非常緊湊,如圖2所示。
第三,設(shè)計(jì)工程師不用考慮多觸點(diǎn)晶體管的ESD性能。最初的設(shè)計(jì)引入了較大的宏鎮(zhèn)流電阻(macro-ballasting resistor),當(dāng)單觸點(diǎn)傳導(dǎo)相對(duì)較小的ESD電流時(shí),這些宏鎮(zhèn)流電阻的作用是快速地增加電壓。最近,越來越多的設(shè)計(jì)都使用動(dòng)態(tài)時(shí)序電路為實(shí)現(xiàn)所有觸點(diǎn)的同時(shí)觸發(fā)提供觸發(fā)偏置。
這種設(shè)計(jì)方案的創(chuàng)新性是由于避免了ESD事件發(fā)生時(shí)多觸點(diǎn)晶體管的同時(shí)開啟問題。ESD發(fā)生時(shí),至少一個(gè)晶體管觸點(diǎn)會(huì)被觸發(fā)來實(shí)現(xiàn)ESD電流的傳導(dǎo)。這只是一種假設(shè),可以使用多觸點(diǎn)晶體管的非均勻傳導(dǎo)狀態(tài)來理解ESD事件的全過程。可以獲得一個(gè)偏置信號(hào)來打開所有的觸點(diǎn),而并不需要任何動(dòng)態(tài)觸發(fā)器電路就可以實(shí)現(xiàn),并且可以只用最小的宏鎮(zhèn)流電阻來實(shí)現(xiàn)。目前,在深亞微米CMOS工藝中,I/O單元的實(shí)現(xiàn)可以從235微米減小到160微米和138微米。
這種新的設(shè)計(jì)方法在ESD防護(hù)性能和效率上都很大程度提高,并且在實(shí)現(xiàn)防靜電保護(hù)避免IC損壞,進(jìn)一步提高晶圓使用的效率方面發(fā)揮了積極作用。
作者:Koen G. Verhaege
執(zhí)行總裁
Sarnoff 歐洲公司
