發布日期：2022-07-14 點擊率：59
集成電路的發展趨勢表明,納米時代已經來臨。目前主流設計已利用180nm(μm)工藝實現,而一些前沿設計,如高速微處理器和高級存儲器等,正開始用130nm(μm)甚至100nm(0.1μm)技術進行制造。納米技術的應用會使設計人員遇到一些以前沒有碰到的問題,需要新的工具加以解決。本文介紹一種全芯片分級電路模擬分析方法,可用于納米芯片的開發與設計中。
現在不斷涌現的新工藝技術可以將上億個晶體管裝入一個芯片內,并使CMOS設計的芯片速度超過1GHz時鐘頻率。而納米技術更為IC設計人員打開新的道路,可利用它開發出多種工作頻率在數GHz的大型復雜系統級芯片(SoC)設計。
確實,SoC設計已經成為潮流,而且現今大部分設計都包含多個嵌入式存儲器和大量混合信號內容。為了保證這些復雜設計能夠成功,設計人員正在尋找新的電路驗證方法,可立刻處理整個芯片設計,同時速度也要足夠快以便在一天就能完成數個全芯片驗證。但是納米工藝技術帶來了很多新的電氣和物理影響,早期工具和方法對此無能為力,因而需要一種創新的驗證方法。
納米設計挑戰
盡管納米技術的優勢非常明顯,但它產生的更高電路密度、更小器件和互連尺寸以及更快時鐘速度給當今IC設計人員帶來了新的高難度挑戰。有報告表明,180nm設計的芯片一次成功率不到一半。為什么會這樣？因為在高密度存儲器和SoC設計中發現了越來越多非線性特征,使眾多EDA工具在應對納米設計驗證中的新型混合信號難題時變得軟弱無力。同時,納米設計中的復雜電氣性能和物理性能交互作用要求作全芯片驗證,而這些電路的絕對尺寸和復雜性又突破了EDA工具覆蓋的范圍,因此降低了用戶準確預計設計中可能出現問題的能力,現在能夠處理幾百萬個晶體管電路的快速時序模擬器將不能滿足幾千萬到幾億個晶體管電路的納米芯片模擬驗證要求。
在電氣性能方面,交互耦合電容量增大而造成的耦合噪聲提高會帶來嚴重的信號完整性問題。這些噪聲產生的問題對用戶來說既新穎又難以捉摸,使電路診斷更加困難并需要多次芯片反復,造成成本上升。由于250nm和180nm兩種技術的信號傳播延遲中起主要作用的是互連寄生,所以它們會使互連寄生建模和時序延遲精度中已存在的問題變得更加嚴重。
隨著時鐘速度接近1GHz,諸如地線反彈和傳輸線信號延遲等電感效應也更加突出,不能再忽略不計。這些電感效應在電路信號和交互耦合噪聲上增添了很多不同的擺動信號,進一步使信號集成和電路分析過程愈加復雜。
從器件物理學觀點來講,納米電路具有越來越多非線性特征。鑒于此,再加上前述噪聲和電感效應,使得傳統邏輯模擬器不能準確可靠地分析數字性能。事實上大多數納米電路可能會建模成混合型模擬-數字電路,而不是單純數字電路,所以如果忽視芯片效應,邏輯模擬器最終只能成為功能規范或測試生成工具。
對于管理和優化時序來說,電源和可靠性設計在新的納米設計中也是一個困難費時的工作,這是由于電路尺寸、復雜性和重要模擬效應引起的大量互連數據都需要做準確分析。傳統的時序、電源和可靠性分析方法與芯片測量數據相比較有很大差異,使得用戶開始失去信心,顯然此時需要一種管理時序、電源和可靠性分析的新工具和新方法。
納米設計的危機已經出現,開始阻礙前沿設計的進程并放慢這些設計的設計速度,它對設計人員的挑戰在以后十年會變得更加嚴峻和普遍。面臨上述納米問題的設計人員需要新的工具和解決方法,否則就會失敗,既不能滿足設計目標,也不能及時把產品推向市場。
全芯片電路模擬技術
由于上述很多納米問題,如耦合噪聲、地線反彈、傳輸線波形延遲、動態泄漏電流、電源電壓下降和非線性器件及電路性能等,都與動態電路響應有關,因此詳細的全芯片電路模擬應該是研究和解決SoC、存儲器和混合信號設計的最有效方法。
以前的電路模擬器由于采用“扁平式”電路數據存儲方法而受到容量的限制,一般來講,這些模擬器需要幾百個字節的內存才能存儲一個晶體管的電路信息,因此模擬一個上千萬晶體管規模電路需要有幾十億字節的RAM內存。
毋庸置疑,用現有任何電路模擬器對一個大規模電路進行全芯片模擬會占用大量CPU時間,因此它無法用于實際設計流程。由于這種限制,用戶經常把整個電路分成若干小塊,一塊一塊地對這些局部電路進行模擬。但是這種電路劃分過程既繁重又容易出錯,而且分開模擬的模塊電路經常因為其鄰近電路模塊的接口模型不準確,性能可能與它在全芯片環境下工作表現不同,因此能夠不用任何分割就模擬和認識整個電路性能的技術將極具吸引力。
為了擴充傳統SPICE的容量和速度,在1990年代初期開發了晶體管級快速時序模擬器,但它在精度上打了折扣。通過使用事件驅動算法,這類模擬器的性能比SPICE快兩個數量級(圖1)。
另一方面,以前的模擬器充分利用電路等待時間,并假定非活動電路模塊不需要計算,以此來提高性能。而現在這個假定對納米設計就很成問題,因為某些分支電路在功能上可能不起作用,但由于Vdd和Gnd總線上電壓變化,或者耦合信號中小的串擾而使其對電信號產生影響。另外,事件驅動算法一般不足以處理模擬信號傳播,它需要用一個更加嚴格的算法來補充,才能以放慢速度為代價來模擬模擬電路。這些快速時序模擬器的容量受電路尺寸的限制,一般在1,000萬個晶體管以下,所以它們不能夠對大電路進行全芯片模擬,同時模擬時間將因很多自感、互感或者大量交互耦合電容而大幅度增加。
全芯片分級結構電路模擬技術
Nassda開發出新一代分級結構儲存技術,可以有效儲存大量全芯片電路數據,并已申請了專利。該技術具體而言是一個分級結構電路數據庫,只需要一個模板就可儲存不同的基礎分支電路,如存儲單元或者與非門,其它結構完全相同的存儲單元或與非門則不必再使用實際固定的存儲空間,如用這個分級結構數據庫在一個不到512M RAM內存的工作站上能模擬含有億個晶體管的256Mb DRAM。
為了詳細研究納米問題,Nassda還開發了高精度和高效模擬算法,這些算法能以極快的計算速度實現SPICE精度,且通常比SPICE速度快3～4個數量級,例如億個晶體管全芯片DRAM電路的運行時間在1GHz工作站上只需1小時就能完成。模擬算法還能有效處理大量電容交互耦合和大電路上的電感反彈效應,而無需大幅放緩模擬速度。此外,它采用了有效的RC抑制能力,可減少大量過多互連寄生數據。為加強布局之后的模擬性能,它使用一種分級構造技術,可把布局數據庫分解出的扁平網表自動提升到Nassda內部分級結構數據庫中。
為加快模擬性能,該方法引入了一種同構匹配技術,它可以復制在相同電路條件下工作的同類分支電路結構的模擬電路響應。例如位置相鄰的存儲單元,其電信號在非常相似的條件下到達和上升,對這類結構相同的電路就不需要一次次地重復進行相同的電路響應模擬。
Nassda的HSIM綜合了所有這些技術的優點,它是第一個商用分級結構電路模擬器,其設計符合大內存、混合信號和SoC電路的納米設計挑戰要求。HSIM在速度、容量和精度等三個性能方面都有良好表現,不像早一代的模擬器,只在一個或兩個方面占優(見圖2)。
HSIM為高級IC設計人員提供了一整套全芯片電路驗證所需要的功能,包括:
?分級存儲:應用高效分級結構數據庫減少內存使用量并擴大電路尺寸。
?回歸模塊矩陣解算程序:采用分級結構進行電路模擬,精度接近SPICE。
?分級RC抑制算法:降低分級結構電路數據庫中寄生電阻和電容的復雜程度,減少精度損失。
?布局之后寄生現象的后向注解:提供有效的布局后模擬和分析,存儲器需求少。
從分級結構存儲中省下來的內存可以使HSIM進行全芯片模擬,實際上也沒有電路尺寸方面的限制。HSIM通過應用先進技術實現速度與效率,而不是簡化電路模型或模擬算法,所以HSIM模擬結果能精確地和SPICE模擬相匹配,甚至對于敏感的模擬電路也是同樣。圖3是一個SRAM電路響應的HSIM和SPICE結果比較。盡管HSIM采用與SPICE不同的模擬算法,但其用途幾乎與SPICE一樣,它還支持所有標準的BSIM和很多其它通用MOS和雙極電路模型。
HSIM運用標準電路模型和SPICE格式的能力對全芯片驗證混合信號設計如調制解調器、無線通信集成LAN/WAN芯片等特別重要。由于設計人員把越來越多的模擬功能納入SoC,他們發現正面臨越來越多的驗證挑戰,因為通常的HDL設計驗證工具數字模擬引擎在應付這些設計的模擬部分時常被證明是無效的。在某些情況下,一些公司試圖采用通過集成接口連接的SPICE模擬器和數字模擬器協同模擬環境,分別解決電路的模擬和數字部分問題,但在實踐中,設計人員發現協同模擬環境難于設置和使用,結果導致驗證周期延長。HSIM可以在晶體管一級驗證整個設計,一次模擬就可處理模擬和數字部分,滿足了設計人員混合信號設計對綜合驗證環境的要求。
在納米VLSI設計流程中使用HSIM
在納米設計流程中,布局前后都要進行設計、驗證和優化。布局之前的重點是驗證設計的功能,帶有初步時序估算的功能正確預布局設計能在布局階段指導元件放置和布線工藝,形成符合質量要求的物理設計。布局之后的重點則是在分解出的網表功能,經過驗證后優化時序和電源性能,研究噪聲和可靠性問題。HSIM在分解出的電路上模擬和分析結果對確定設計最后是否通過非常有效,寄生分解、電路分析和布局改進迭代過程是產生高質量、高性能和最優化IC產品的重要步驟。
布局前的設計流程
圖4顯示了HSIM在通常納米設計流程布局之前模塊級上的位置,全芯片功能和時序/電源模擬流程是模塊級流程的延伸。它將所有單獨驗證模塊的網表裝在一起,并在芯片級模擬和分析模塊中增加高級互連寄生參數。
圖4包含了三種設計模式,即可合成邏輯、不可合成邏輯以及模擬、存儲和混合信號,表明HSIM能用于這些設計模式中。用戶在布局之前研究高速數字電路的納米效應非常重要,如可在某些關鍵通路上研究不同級的串擾影響,這樣能調整布局以提高這些敏感通路的速度和對噪聲的抵抗能力。另外HSIM精確模塊電流估算可給布局工具提供更好的電源總線尺寸指導,這樣設計就能在所需的IR下降與電子遷移允許余量內。
為有效在可合成和不可合成邏輯流程中應用HSIM,應提供邏輯分支電路庫和估算的互連寄生現象。分支電路庫使門級表示的設計轉換成用晶體管級表示,估算的寄生參數可把早期物理輸入裝到純邏輯設計中,然后研究對該設計的時序、功耗和可靠性的潛在物理影響。這些寄生估算也可以來自用戶或物理平面方案最上一級分解結果,根據用戶在布局前電路分析的需求,估算寄生參數可以只包括那些與較長互連相關的內容,或者某些進行串擾研究關鍵通道上的交叉耦合電容器,以及所有可能做模塊電流分析的電線電容器。
布局之后的設計流程
布局后納米設計流程的根本目標是通過布局分解、電路分析和布局修正過程的反復迭代來優化設計。但是在開始這樣的優化過程之前,基于布局的電路功能必須先得到確認,否則任何未經更正的嚴重功能缺陷都會使最終產品失效。在功能確認之后,優化應提高電路速度和降低電路功耗以滿足設計規范。優化還可以擴展到增加設計余量和提高電路可靠性。設計余量針對生產波動提供較高容差水平,因而能得到更高的生產合格率。另一方面,電路可靠性保證了產品在現場有較長使用壽命,不會因為電遷移、熱性能或其它與可靠性相關的問題而產生任何早期失效。所有這些優化措施都應增強用戶的產品價值、可靠性并降低芯片迭代的成本。
圖5是布局后納米驗證和優化流程,它從GDSII布局數據庫開始。為改善布局,必須對布局內包含的詳細電路進行提取、驗證和分析,以確定是否需要以及應在什么地方改進電路。如設計流程所見,在開始提取之前必須先進行物理布局驗證,這是很重要的,因為所有DRC、ERC和連接性檢查在提取之前必須都通過,這樣分析工作才有意義。從一個沒有任何設計規則和電性規則沖突的干凈布局數據庫開始時,要么進行分級提取,要么進行扁平提取。雖然分級提取技術還不成熟,但有了HSIM就可以要求得到分級提取的產品,以滿足大型存儲器和系統級芯片電路的要求。
將布局中提取的包含寄生電阻和電容的網表解析完后,應使用HSIM的RC抑制選項,減少提取的大型RC網絡。有效的數據存儲管理將逐網絡進行DSPF提取,然后把已削減的網表寄生參數存儲到電路數據庫前面的RC抑制過程中。
優化通過多次反復改進迭代過程而得到,每次迭代都在前一次HSIM模擬和分析結果的基礎上進行。布局編輯或者布線軟件將逐漸改進布局,HSIM則利用提取的電路數據在每次物理布局改進之后進行分析和改善。
本文結論
對于尋求制造前沿產品的IC設計公司而言,納米技術將不可避免,這些技術能讓設計人員創造規模更大和功能更強的IC,甚至把系統都包括在芯片內。而除了傳統的時序和電源管理困難之外,新技術還帶來了設計人員必須解決的噪聲和信號衰減效應問題,并且在高速納米設計中還需要對付電感效應、可靠性和熱管理。如果處理不當,這些問題很可能會產生很多不必要的芯片反復,這將增加成本,延長進入市場和獲取利潤的時間。
作者:王山博士
首席執行官
Nassda公司
Email: sang@
