發布日期：2022-07-14 點擊率：23
為全球半導體設計和制造提供軟件和知識產權的企業新思科技和集成電路芯片代工公司之一中芯國際集成電路制造有限公司(“SMIC”)日前宣布,共同推出一個支持層次化設計及多電壓設計的增強型90納米RTL-to-GDSII參考設計流程。該流程受益于當前最先進的邏輯綜合、可測性設計(DFT)和可制造性設計(DFM)技術,其主要特性包括:Design Compiler Ultra產品的拓撲綜合(topographical synthesis)技術、DFT MAX產品的掃描壓縮技術以及IC Compiler 布局與布線(place-and-route)產品的關鍵區域分析(Critical Area Analysis)技術。這些技術的完美融合有助于降低片上系統(SoCs)的實施和測試成本。
中芯國際設計服務資深院士Paul Ouyang表示:“為了增強我們的90納米參考流程,我們與新思科技進行了緊密合作。最新的設計迭代過程建立在上述流程的低功耗、DFT和DFM特性的基礎之上。新的流程可以減少綜合迭代次數并降低測試成本,讓我們的客戶能夠大幅度降低成本和設計風險。”
增強型參考設計流程3.2版以中芯國際的90納米工藝和新思科技的Pilot設計環境為基礎,目前已使用專為中芯國際90納米工藝開發的ARM低功耗設計套件在新思科技的Galaxy設計平臺上進行了驗證。該參考流程采用了Design Compiler Ultra的拓撲綜合(topographical synthesis)技術,該技術在綜合階段就可以精確預測布局后的時序、功耗和面積,從而減少邏輯綜合和布局之間的迭代設計時間。用于低功耗設計的高級功能包括電平轉換器(Level shifter)和隔離單元(Isolation Cell)的插入和布局優化、多電壓區域的創建、多電源網絡的自動綜合以及理解多電壓區域的時鐘樹綜合。為減少靜態漏電,該設計流程采用了電源閘控(Power Gating)技術,可關閉處于工作狀態的芯片區域的電源。DFT MAX則用以生成掃描壓縮電路,通過減少生產測試所需的數據量和時間來充分降低測試成本。該工具還減少了跨電壓域的掃描鏈連接的數量,從而縮減了電位轉換器(Level Shifter)或隔離單元(Isolation Cell)的數量來減少DFT對芯片面積的影響。
該參考流程還采用了IC Compiler中的關鍵區域分析(CAA)技術來確定隨機顆粒缺陷對成品率的影響。通過采用CAA,設計人員可以識別出成品率損失較大的電路結構,并在生產前采取糾正措施。該流程中的其它DFM功能包括連線過孔的優化以及插入填充去耦單元(filler cell and filler cap)。
新思科技戰略市場發展副總裁Rich Goldman表示:“與中芯國際的長期合作使我們能夠通過增強參考流程滿足客戶對DFT、DFM和功率管理的不斷變化的需求。與中芯國際的共同努力使我們能夠向我們共同的客戶提供滿足他們所需的先進工具和技術,從而實現首次即成功的芯片設計。”
參考設計流程3.2版現已推出。如需了解更多信息,請聯系您的中芯國際客戶經理,或發送電子郵件至:Design_Services@。
